// DSCH 2.6i
// 4/28/2003 10:32:13 AM
// C:\Documents and Settings\Administrator\My Documents\Dsch2\Book on CMOS\ClkDiv_6.sch

module ClkDiv_6( Enable,Reset,Clock,~Clear,Sup52,Sup51,Sup50,Sup5);
 input Enable,Reset,Clock,~Clear;
 output Sup52,Sup51,Sup50,Sup5;
 wire w15,w16,w17,w18,w19,w20,w21,w22;
 wire w23;
 and #(30) and2(w5,~Clear,w4);
 not #(10) inv(Sup5,w4);
 nand #(20) nand3(w4,Sup52,Sup50,Enable);
 xor #(15) xor2_Cl1(w15,Sup52,w6);
 and #(8) and2_Cl2(w9,Sup52,w6);
 dreg #(6) dreg1_Cl3(Sup52,w17,w16,Reset,Clock);
 and #(15) and2_Cl4(w16,w5,w15);
 xor #(15) xor2_Cl5(w18,Sup50,Enable);
 and #(22) and2_Cl6(w14,Sup50,Enable);
 dreg #(6) dreg1_Cl7(Sup50,w20,w19,Reset,Clock);
 and #(15) and2_Cl8(w19,w5,w18);
 xor #(15) xor2_Cl9(w21,Sup51,w14);
 and #(22) and2_Cl10(w6,Sup51,w14);
 dreg #(6) dreg1_Cl11(Sup51,w23,w22,Reset,Clock);
 and #(15) and2_Cl12(w22,w5,w21);
endmodule

// Simulation parameters in Verilog Format
always
#1000 Enable=~Enable;
#2000 Reset=~Reset;
#1000 Clock=~Clock;
#4000 ~Clear=~~Clear;

// Simulation parameters
// Enable CLK 10 10
// Reset CLK 20 20
// Clock CLK 10.000 10.000
// ~Clear CLK 40 40
